作者tata123428 (掠痕寒星)
看板Electronics
標題[問題] verilog 時序檢查
時間Sat May 10 13:28:30 2014
大家好，最近我正在學習verilog 時序檢查的部分
像是$period 這個task 可以拿來檢查訊號的週期
課本提到說如果訊號週期小於limit 就會violation
而我的問題是所謂的violation在程式上面呈現出來
是甚麼情況呢?
--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 122.100.114.55
※ 文章網址: http://webptt.com/m.aspx?n=bbs/Electronics/M.1399699713.A.F90.html
1F：推 Labazero:跑模擬的時候跳出 Violation 訊息 05/10 22:34
2F：→ tata123428:請問我是模擬出現error 這樣對嗎? 05/10 23:06
3F：→ tata123428:另外就是是不是可以用一個引數notify去紀錄是否違反? 05/10 23:13
4F：推 tkhan:這些事情其實做做實驗就知道結果了 05/11 16:14