作者sensitivity9 (嘆)
看板Electronics
標題[問題] timing library的power是負的?
時間Sun May 11 10:50:10 2014
因為需要產生自己cell的timing library
就點開手邊有的timing library研究看看
timing library其實就是一個查表法
將input slew和output load作為X,Y軸
查出在這個條件下的power或delay(Z軸)
但我發現有些cell的power
在某些condition下是負的
delay是負的還可以理解(input還未到VDD/2時 output已經到了)
power就想不到有什麼原因可以是負的?
不知有人了解其中原因
或是timing library中power的計算方法嗎@@?
謝謝!
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1F：推 obov:你power怎麼量的可以到變負的? 05/11 11:09
2F：→ obov:vdd/2這也只是一種作法而已 05/11 11:10
3F：→ obov:有時是input看20% output 80% 05/11 11:10
4F：→ obov:這時候delay要負的難度很大 05/11 11:11
5F：→ obov:還有我猜你是做high speed custom design 05/11 11:11
6F：→ obov:如果是的話自己做timing library只是浪費時間 05/11 11:11
7F：→ obov:有其他approach 05/11 11:12
8F：→ sensitivity9:我意思是看製程提供的.lib檔 不是我自己量的 05/11 11:17
※ 編輯: sensitivity9 (220.137.66.161), 05/11/2014 11:17:26
9F：→ sensitivity9:呃不是耶@@ 我只是有自己lay的standard cell 05/11 11:18
10F：→ rxjtg:可以參考一下opensource liberty的資料 05/11 19:24