作者ul4ej9 (有沒有這麼無聊阿)
看板Electronics
標題[問題] 如何把數位訊號灌進FPGA裡做驗證
時間Tue Jun 3 16:54:47 2014
我用verilog寫了一個電路
然後把他燒進FPGA裡面 型號是ALTERA DE3
這個電路有18個bits的input 1個clock
還有3bits的output
我把這些PIN腳都接到FPGA的GPIO裡了
請問
我需要一個取樣頻率為48k Hz的18bits輸入訊號
我該如何產生的這訊號然後灌進input裡面
然後如何驗證波形
logic analyzer可以做到嗎
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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 163.22.18.24
※ 文章網址: http://webptt.com/m.aspx?n=bbs/Electronics/M.1401785689.A.864.html
1F：推 appendixisu:拿另外一片FPGA版寫一個產生器 產生輸入訊號!!~?? 06/03 18:09
2F：→ appendixisu:這樣可以吧??? 06/03 18:09
有, 我有想到這一個方法 不過我們實驗是只有一片
要跟其他實驗室的借或是把產生器寫在同一個板子上囧
所以想問問看還有其他方法嗎, 沒有應該就用這個方法了
3F：推 bxxl:這東西的介面你一開始沒想好嗎? 如果要用在類比,就要先A/D 06/03 18:25
4F：→ bxxl:如果用在數位,也要看你input是要同步訊號或非同步訊號 06/03 18:26
5F：→ bxxl:如果視同一棵ic裡的不同module, 那就直接用verilog再寫一個Tx 06/03 18:27
6F：→ bxxl:如果是外面非同步訊號,那你還得先做clock同步之類的 06/03 18:28
input的取樣頻率是48k Hz, 跟裡面的Clock頻率是一樣的
然後18bits是從外部parallel-in的
※ 編輯: ul4ej9 (163.22.18.24), 06/03/2014 19:06:15
7F：推 appendixisu:只要不是來自於同一個clock來源 就算他頻率一樣 06/03 19:08
8F：→ appendixisu:也不能算是同步訊號 06/03 19:08
9F：→ lovepy:只要你的logic analyzer可以產生你要的訊號灌進去就可以阿 06/04 10:05
10F：→ lovepy:不然就做在同一個FPGA上 還能騙人家你說電路能自我測試= = 06/04 10:07