作者dog9527 (致命病毒)
看板Electronics
標題[問題] IC測試問題
時間Tue Jun 24 16:48:10 2014
小弟困擾好久了
就是用
CLK上升緣的部分
若D輸入是高電位
則輸出就為高電位
反之
這簡單的邏輯
我階電路之後雖然有量到OUTPOT但是羅及看起來都跟它給的邏輯不同
我是用邏輯分析儀量的
輸入是兩台訊號產生器
有沒各位大大可以幫幫我!!謝謝
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1F：推 beggerchou:是D flip-flop電路嗎?是的話你操作怪怪的 06/24 21:08
2F：→ beggerchou:應該先在D輸入高電位 CLK上升緣 Q才會輸出高電位 06/24 21:09
3F：→ s940556:setup time 也要確認的說 06/30 15:32
4F：推 cpyi:D flip-flop的原理要弄清楚就可以 07/28 04:00
5F：→ cpyi:D輸入的要求是在clock拉起來的那一瞬間 07/28 04:00
6F：→ cpyi:之前的Tsetup與之後的Thold你要保證你的D是正確的 07/28 04:01
7F：→ cpyi:這樣的條件下 Tcq之後 Q就會變成D的資料 直到下一次更新 07/28 04:02
8F：→ cpyi:這就是D flip-flop的工作模式 看Timing Diagram畫一畫 更理解 07/28 04:02