作者gn00446610 (Tsk)
看板Electronics
標題[請益] 一個FPGA的project設計
時間Sun Aug 3 22:53:21 2014
各位先進大家好，小弟斗膽下了這個標題。
而小弟也想了很久該怎麼問這個問題。
因為小弟沒有run過整個這種大project(一整個完整的系統)。
常常被一些前輩問倒，網路上也找了很多資料...但是仍然不得其所..
所以想地想在這裡跟各位先進請益一下。
小弟是從資工轉電類的，小弟的問題比較像是一個情境:
常常聽到前輩們說，要做一個電路前要先在紙上先畫出時序圖。
我們先假設一個目標或者功能已經定義出來了。
在此我先假設我們的目標是一個controller，而這個controller
需要負責去對外部設備輸出訊號去控制。
那麼小弟如果要去畫這個controller的時序圖，小弟該從什麼地方去考慮
又或者這個controller在某個狀態時怎麼去對他描述。
另外就是clock的計算，常聽到他們說要算clock那是麼算什麼東西的clock??
假設有一個controller打一個datasheet上所需要的訊號去驅動chip，
接著換打下一個時序上所需要的訊號，簡單來說這個controller只有三個狀態
START → 不斷地打訊號直到資料打完為止 → END
那時序圖的部分是劃出「不斷打訊號」的這個過程中的什麼東西???
input只有data跟clk，輸出就是chip所需要的訊號假設A、B、C、D好了。
我已經知道輸入跟輸出了之後那我該畫什麼??
在軟體上，我只要先決定input跟output之後就是把一件事情做正確就好。
接下來才會去考慮performance。
可是硬體上卻要不斷的考慮clock的問題。
小弟不才，真的需要各位先進的指點。
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1F：推 letitgo02:建議先去看一下邏輯設計相關書籍 在去學寫verilog 08/03 22:56
2F：→ letitgo02:大project 也不可能每個細節都想清楚 大綱出來 在慢慢修 08/03 22:57
3F：→ gn00446610:l大，有沒有推薦的書籍?? 08/03 23:03
4F：推 bxxl:第一,你去找別人之前做的東西的時序圖,把它看懂 08/03 23:28
5F：→ bxxl:第二,仿照他的模式,為你的設計寫一份 08/03 23:29
6F：→ gn00446610:我是看得懂別人的時序圖，但是我在畫時序圖卻不知道 08/04 10:48
7F：→ gn00446610:該考慮什麼..，我現在大概就是卡再仿照的階段 08/04 10:49
8F：推 Leadgen: 是不是該畫State Machine? 08/14 07:59