作者yuxike (非人哉)
看板Electronics
標題[問題] 關於synthesis 以及 TCS問題
時間Tue Oct 20 01:36:36 2015
各位先輩好!
小弟對於synthesis只是一知半解
有一些疑惑想請教，如果觀念或是哪裡有錯誤請大力鞭下去
我在syhthesis script 中
將clock 訊號設置屬性 set_dont_touch_network
所以clock的路徑上不會被做任何優化或取代cell
而這clock訊號是經過一個IO PAD 從外部進來到core circuit
所以這個IO PAD的輸出端(CLK) fanout 數量很多
當我完成synthesis且timing report slack 足夠
接著產生出sdf檔案，並annotate到模擬中
卻發現該IO PAD的path delay非常的大 (2xx ns)
其他相同類型的IO PAD 正常值為1.xx ns
我在想CLK IO PAD的delay會大是因為fanout太多推不動
我想要修正這問題是需要CTS
不過據我所知 CTS是在APR才產生?
這樣我synthesis完成後跑模擬是否為非必要也沒意義?
先謝謝大家了
PS: 目前我的解決方法是將SDF中 CLK IO PAD的 delay改成0 (理想)
模擬則可以PASS
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※ 編輯: yuxike (36.227.107.168), 10/20/2015 02:07:50
1F：→ hsnuyi: 你如果加了IO Pad 那就沒差 CTS是在APR產生沒錯10/20 06:40
2F：→ hsnuyi: 基本上 這時會對clock tree下set_ideal_network10/20 06:42
3F：→ hsnuyi: 你的想法是對的10/20 06:43
4F：→ hsnuyi: 至於跑模擬有沒有意義 真要說的話 DRC LVS解決後抽RC跑才10/20 06:52
5F：→ hsnuyi: 真的有"意義"10/20 06:52
感謝前輩解惑!!
因CLK IO PAD輸出pin 有另一隻enable腳位控制
導致ideal屬性沒有延伸下去
後來直接將CLK輸出pin也下ideal即可忽略fanout問題了
※ 編輯: yuxike (42.75.187.137), 10/20/2015 09:29:16