作者jokersosmart (Joker)
看板Electronics
標題[請益] 為什麼design complier之後要驗prime pow
時間Sun Apr 7 11:09:24 2019
想請問為什麼在Design complier完就要驗prime power一次APR之後還要再驗一次?
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1F：推 ilovepachaya: 為什麼合成完還要用pt驗sta 04/07 11:22
2F：推 a12349221: APR後會有真正繞線的rc delay, 驗pp跟pt才準，以及許多 04/07 13:40
3F：→ a12349221: sign-off的需求都與上述兩個軟體有關 04/07 13:40
4F：推 eamansf96xs: 每步驟都要check. 不然出問題哪知道是哪個步驟發生 04/07 15:09
5F：→ eamansf96xs: 的 04/07 15:09
6F：推 ptta: Apr之後加了那麼多cell在最耗電的clock tree，當然要重跑 04/07 16:48
7F：推 xoverspeed: 一樓正解XD 05/12 12:48