作者Ray05A0 (RR)
看板Electronics
標題[請益] ESD power clamp 觀念請教
時間Wed Sep 7 17:56:01 2022
https://i.imgur.com/Bkgrask.jpg
各位前輩大大們好
小弟想請教一下關於ESD的觀念
如圖所示
就我對ESD power clamp 的了解
GGNMOS: Vt1相對較高，且不均勻導通
GRNMOS: 需要靠NMOS本身的Cgd來耦合Vg，
先將channel 開啟後才進入avalanche breakdown
GCNMOS:因GRNMOS 本身Cgd 不夠大，
Vg 耦合不夠多，就會另外接C，
但Gate 的電壓不能拉太高，
與Gate 耐壓和SOA有關
RC Inverter: 也是MOS channel 開啟後才進入avalanche breakdown，trigger速度較快，
Inverter NMOS可以保護Gate
想請教大大們以上的觀念有誤嗎？
另外想請問
常看到HV的Power 都是用GR或GCNMOS 是為什麼呢？
是因為HV 若做RC inverter 會比較浪費面積嗎？
還需到考慮LU rule
還有GCNMOS還有什麼另外的缺點嗎？
小弟我總感覺跟RC Inverter 相比好像差不多
謝謝大大們的指教
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1F：→ KYSC: 小弟淺見是GCNMOS是透過電容耦合一個稍微大於Vt 的電壓來降 09/09 15:55
2F：→ KYSC: 低Vt1 比起GGNMOS 更能均勻導通 感覺還是屬於透過drain 崩 09/09 15:55
3F：→ KYSC: 潰的方式啟動 09/09 15:55
4F：→ KYSC: 而RC Inverter 是希望當ESD事件發生期間 大尺寸的NMOS能夠 09/09 15:55
5F：→ KYSC: 保持在turn on 的狀態 不太是透過崩潰來啟動 09/09 15:55
6F：→ KYSC: 更正一下，RC-INV似乎也是以寄生BJT為電流導通的路徑 10/17 20:20