作者WiseWang (鈍石成器)
看板ICDESIGN
標題[公告] 作業三評分標準
時間Tue Dec 27 21:25:42 2005
看了大家的作業,訂出作業三的評分標準,
design flow不完整 -2
缺乏真值表,boolean expression or適當的說明就直接冒出電路.
simulation不完整 -2~-5
有人的輸入只給固定的信號.
應該要像作業一一樣,驗證各種不同輸入時的輸出才算完整.
Layout未完成 -10
Layout面積太大 -1~-5
DRC有多的錯 -5~-15
LVS有錯 -5~-15
坦白從寬,老實列出錯誤只會扣5分.
若是layout圖和report不一致,會扣比較多分.
串聯3cells的版本沒接好 -3~-15
有人的VDD GND沒接在一起.
無Layout -80
手起 刀落 o...rz
沒交作業的同學當然是 手起 刀落 0......rz
扣的分數也許會再調整:)
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.112.17.100
1F：推 OLLEJ:第一項是什麼意思?看不懂 12/27 21:30
2F：推 WiseWang:就是沒說明如何設計電路的,就把電路畫出來了^^" 12/27 21:35
3F：推 WiseWang:只看題目描述,不用推導,直接生出18顆MOS版本的人請舉手XD 12/27 21:38
※ 編輯: WiseWang 來自: 140.112.17.100 (12/27 22:01)
4F：推 dehyuga:那我只是印錯了lvs還要被扣分嗎？ 12/27 22:01
5F：推 phylin:我只寫Boolean expression,沒把K-map畫上去 這樣可以嗎?@@ 12/27 22:07
6F：推 WiseWang:有適當的說明就沒問題:) 12/27 22:15