作者devilsaint ( )
看板Electronics
標題請問關於verilog語法中有可以偵測信號變化的指令嗎
時間Mon Feb 13 01:02:27 2006
大概是類似VHDL中的屬性EVENT的用
就是偵測某個其他信號的值有發生改變時便在輸出產生一個pulse
_______|﹉|__（持續一個週期後又回到原本的值)，這該如何麼寫呢？
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◆ From: 210.71.249.72
1F：→ do1re2mi3123:always @(posedge XXX) XXX是接腳名 02/13 02:09
2F：→ devilsaint:可是這樣不是偵測到posedge後就回不來了嗎 02/13 02:17
3F：→ devilsaint:變成只有這樣__________|﹉﹉﹉﹉ 02/13 02:17
4F：→ do1re2mi3123:再加上計數器，然後用if(count==1) begin out=1; end 02/13 02:31
5F：→ do1re2mi3123:我之前是這樣寫的，不知道有沒有人有更好的方法 02/13 02:39