作者devilsaint ( )
看板Electronics
标题请问关於verilog语法中有可以侦测信号变化的指令吗
时间Mon Feb 13 01:02:27 2006
大概是类似VHDL中的属性EVENT的用
就是侦测某个其他信号的值有发生改变时便在输出产生一个pulse
_______|﹉|__（持续一个周期後又回到原本的值)，这该如何麽写呢？
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◆ From: 210.71.249.72
1F：→ do1re2mi3123:always @(posedge XXX) XXX是接脚名 02/13 02:09
2F：→ devilsaint:可是这样不是侦测到posedge後就回不来了吗 02/13 02:17
3F：→ devilsaint:变成只有这样__________|﹉﹉﹉﹉ 02/13 02:17
4F：→ do1re2mi3123:再加上计数器，然後用if(count==1) begin out=1; end 02/13 02:31
5F：→ do1re2mi3123:我之前是这样写的，不知道有没有人有更好的方法 02/13 02:39