作者Jkson (要減肥囉^^)
看板Electronics
標題Re: 請問關於verilog語法中有可以偵測信號變化的指 …
時間Mon Feb 13 11:30:07 2006
※ 引述《devilsaint ( )》之銘言：
: 大概是類似VHDL中的屬性EVENT的用
: 就是偵測某個其他信號的值有發生改變時便在輸出產生一個pulse
: _______|﹉|__（持續一個週期後又回到原本的值)，這該如何麼寫呢？
clk : system clock
event : 偵測的訊號
out : 結果
always@(posedge clk)
if(event==1)
out<=1;
else
out<=0;
上面是個簡單的例子... 如果你要event=0 或是 (event從0-->1 和1-->0)
都讓out=1也是屬於類似的寫法 留給你去思考囉...
不過在真正的chip中 我們應該比較喜歡下面的寫法
always@(posedge clk or negedge reset_n)
if(~reset_n)
out<=0;
else
if(event)
out<=1;
else
out<=0;
原因是因為一般來說 我們希望整個chip中的DFF 能夠一致
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