作者Jkson (要减肥罗^^)
看板Electronics
标题Re: 请问关於verilog语法中有可以侦测信号变化的指 …
时间Mon Feb 13 11:30:07 2006
※ 引述《devilsaint ( )》之铭言：
: 大概是类似VHDL中的属性EVENT的用
: 就是侦测某个其他信号的值有发生改变时便在输出产生一个pulse
: _______|﹉|__（持续一个周期後又回到原本的值)，这该如何麽写呢？
clk : system clock
event : 侦测的讯号
out : 结果
always@(posedge clk)
if(event==1)
out<=1;
else
out<=0;
上面是个简单的例子... 如果你要event=0 或是 (event从0-->1 和1-->0)
都让out=1也是属於类似的写法 留给你去思考罗...
不过在真正的chip中 我们应该比较喜欢下面的写法
always@(posedge clk or negedge reset_n)
if(~reset_n)
out<=0;
else
if(event)
out<=1;
else
out<=0;
原因是因为一般来说 我们希望整个chip中的DFF 能够一致
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