作者cfst906516 (jayjman)
看板Electronics
標題[問題] verilog 無法理解事件
時間Wed Aug 7 23:57:57 2013
小弟我設計的電路
是一個需要遞迴計算的電路
總共有xyz三個需要遞迴
合成前 合成後 都沒有問題
問題在使用soc encounter layout完後
利用輸出的netlist檔
進行模擬觀察波型的時候發現
一樣都是遞迴 x跟y都很正常
唯獨z遞迴過程 32個bit的資料
會有其中一個bit都呈現高阻抗
不管重lay幾次都是那個bit
甚至也稍微改過電路
也都一樣是那一個bit有問題
但邪門的是 最後答案 竟然對了
我該相信最後的答案嗎...
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◆ From: 36.235.71.97
1F：推 bxxl:你就看是不是那個bit不管是0或1,都不影響最後的答案 08/08 10:45
2F：推 sasako:因為被化簡掉了壓...除非妳的z是flip flop輸出 08/08 17:24
我非常確定會影響最後的結果 但結果卻是正確的??
不好意思 我不太懂被化簡掉了是甚麼意思
※ 編輯: cfst906516 來自: 111.252.175.76 (08/11 01:06)
3F：推 mmonkeyboyy:就是你設計了一個沒用的邏輯...請不要隨便用邪門這字 08/11 12:58
感謝回覆 不好意思 用字比較不妥 我改掉了
※ 編輯: cfst906516 來自: 36.235.70.151 (08/12 22:45)
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