作者cfst906516 (jayjman)
看板Electronics
标题[问题] verilog 无法理解事件
时间Wed Aug 7 23:57:57 2013
小弟我设计的电路
是一个需要递回计算的电路
总共有xyz三个需要递回
合成前 合成後 都没有问题
问题在使用soc encounter layout完後
利用输出的netlist档
进行模拟观察波型的时候发现
一样都是递回 x跟y都很正常
唯独z递回过程 32个bit的资料
会有其中一个bit都呈现高阻抗
不管重lay几次都是那个bit
甚至也稍微改过电路
也都一样是那一个bit有问题
但邪门的是 最後答案 竟然对了
我该相信最後的答案吗...
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 36.235.71.97
1F：推 bxxl:你就看是不是那个bit不管是0或1,都不影响最後的答案 08/08 10:45
2F：推 sasako:因为被化简掉了压...除非你的z是flip flop输出 08/08 17:24
我非常确定会影响最後的结果 但结果却是正确的??
不好意思 我不太懂被化简掉了是甚麽意思
※ 编辑: cfst906516 来自: 111.252.175.76 (08/11 01:06)
3F：推 mmonkeyboyy:就是你设计了一个没用的逻辑...请不要随便用邪门这字 08/11 12:58
感谢回覆 不好意思 用字比较不妥 我改掉了
※ 编辑: cfst906516 来自: 36.235.70.151 (08/12 22:45)
※ 编辑: cfst906516 来自: 36.235.70.151 (08/12 22:45)