作者Goodgybank (好gy銀行)
看板Electronics
標題[問題] verilog 合成電路時的error
時間Sun Aug 11 20:36:01 2013
看02 syn.log出現很多這種error
想起問這是甚麼意思...
60: Net 'count_in[4]' or a directly connected net is driven by more than one
source, and not all drivers are three-state.
是每個if else 內的變數 重複給到值
還是?
以下是部分的code~
always@(posedge CLK,negedge RESET_n)begin
if (!RESET_n) count_in <= 0;
else if(IN_VALID==1) count_in<=count_in+1;
else if(flag_rotate==1) count_in<=count_in+1;
else if(c_state==Output)count_in<=count_in+1;
else count_in<=0;
end
還是指說我的if else語句會重疊到
就是同時執行我的code倒數 3 4 行
但是剛try 過 還是有那個error..
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◆ From: 210.64.163.158
※ 編輯: Goodgybank 來自: 210.64.163.158 (08/11 20:46)
※ 編輯: Goodgybank 來自: 210.64.163.158 (08/11 20:47)
1F：→ jacky1989:count_in的型態是? 08/11 22:16
2F：→ Goodgybank:reg~ 08/11 22:19
3F：→ jacky1989:完整.... reg寬度多少?有幾個? 08/11 22:22
4F：→ Goodgybank:reg [6:0] count_in; 08/11 22:26
5F：→ Goodgybank:有幾個的意思是? 我想count_in[_] 括號應該是說它的 08/11 22:27
6F：→ Goodgybank:bit數 08/11 22:27
7F：→ jacky1989:reg [width-1:0]variable[size-1:0] 08/11 22:28
8F：→ Goodgybank:甚麼意思呢? 08/11 22:32
9F：→ jacky1989:去翻書吧...... 08/11 22:34
10F：→ jacky1989:隨便一本verilog的書都有寫 08/11 22:34
11F：→ Goodgybank:我count_in是設成7個bit的reg來計數 08/11 22:36
12F：→ Goodgybank:是說 給的值不對稱嗎? 08/11 22:36
13F：推 tkhan:很明顯count_in在別的地方有assign.. 08/11 22:48
14F：→ Goodgybank:好像是這樣 在別的地方有給到值.. 感謝j大 跟t大 08/11 22:55