作者Goodgybank (好gy银行)
看板Electronics
标题[问题] verilog 合成电路时的error
时间Sun Aug 11 20:36:01 2013
看02 syn.log出现很多这种error
想起问这是甚麽意思...
60: Net 'count_in[4]' or a directly connected net is driven by more than one
source, and not all drivers are three-state.
是每个if else 内的变数 重复给到值
还是?
以下是部分的code~
always@(posedge CLK,negedge RESET_n)begin
if (!RESET_n) count_in <= 0;
else if(IN_VALID==1) count_in<=count_in+1;
else if(flag_rotate==1) count_in<=count_in+1;
else if(c_state==Output)count_in<=count_in+1;
else count_in<=0;
end
还是指说我的if else语句会重叠到
就是同时执行我的code倒数 3 4 行
但是刚try 过 还是有那个error..
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 210.64.163.158
※ 编辑: Goodgybank 来自: 210.64.163.158 (08/11 20:46)
※ 编辑: Goodgybank 来自: 210.64.163.158 (08/11 20:47)
1F：→ jacky1989:count_in的型态是? 08/11 22:16
2F：→ Goodgybank:reg~ 08/11 22:19
3F：→ jacky1989:完整.... reg宽度多少?有几个? 08/11 22:22
4F：→ Goodgybank:reg [6:0] count_in; 08/11 22:26
5F：→ Goodgybank:有几个的意思是? 我想count_in[_] 括号应该是说它的 08/11 22:27
6F：→ Goodgybank:bit数 08/11 22:27
7F：→ jacky1989:reg [width-1:0]variable[size-1:0] 08/11 22:28
8F：→ Goodgybank:甚麽意思呢? 08/11 22:32
9F：→ jacky1989:去翻书吧...... 08/11 22:34
10F：→ jacky1989:随便一本verilog的书都有写 08/11 22:34
11F：→ Goodgybank:我count_in是设成7个bit的reg来计数 08/11 22:36
12F：→ Goodgybank:是说 给的值不对称吗? 08/11 22:36
13F：推 tkhan:很明显count_in在别的地方有assign.. 08/11 22:48
14F：→ Goodgybank:好像是这样 在别的地方有给到值.. 感谢j大 跟t大 08/11 22:55