作者tjyee (gg)
看板Electronics
標題[問題] PLL的jitter
時間Wed Aug 28 22:59:33 2013
大家好,小弟目前做的PLL遇到問題,
VCO的架構是用Ring,使用兩個charge pump去放大電容的架構,
在鎖定於800MHz的時候,除數是16,參考頻率是50MHz,兩個CP電流是56uA以及50.4uA,
大電容是6.5p,小電容是3p,電阻為3.5k.
模擬時,數位一支DVDD,類比一支AVDD,在沒加電感模擬時,整個pll的jitter大概小於1p
,但於AVDD,DVDD,DVSS,AVSS加上5n電感之後,jitter都是幾百p的等級,
有試著調過頻寬等等,好像改善不大,cp的電流不匹配也在1%以下,唯一降低KVCO會改善
較多,但我需要的range很廣,800MHz~3GHz,想請問有什麼辦法可以較明顯的降低jitter
?謝謝!
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◆ From: 114.37.137.11
1F：推 horsemelon:輸出的參考點是"0" 還是AVSS? 08/28 23:11
2F：→ tjyee:AVSS 08/28 23:17
3F：推 obov:decap? 08/28 23:33
4F：→ obov:不過5n的電感也太大惹八 08/28 23:34
5F：→ tjyee:除了掛電容以外還有別的方法嗎?因為有面積考量,非常謝謝! 08/28 23:39
6F：推 weiqi0811:試著在VCO上掛上LDO,這樣ripple就不會直接對VCO影響 08/29 01:14
7F：→ weiqi0811:jitter理論論會明顯改善許多 08/29 01:15
8F：推 obov:全部都掛LDO會更好 08/29 01:27
9F：推 greengoblin:可先把vco的power和其他電路分開然後不加電感試試? 08/29 10:02
10F：→ greengoblin:看是不是vco的問題 08/29 10:02
11F：推 horsemelon:電感有串電阻嗎 串多少電阻 08/29 20:29
12F：→ horsemelon:另外我會問參考點的原因是因為 呼叫波形的時候 預設的 08/29 20:30
13F：→ horsemelon:參考點會是"0" 還是你已經有先用"輸出-AVSS"了呢？ 08/29 20:30
14F：推 hisanick:最佳化VDD,GND的配置後，還是100多p，就剩幾條路 08/30 01:09
15F：→ hisanick:Decap, LDO, 改成防雜訊的VCO, VCO切Band 等. 08/30 01:11
16F：→ hisanick:或說我這每個chip 都是掛5n 想到就想哭~ 08/30 01:23
17F：→ tjyee:感謝樓上大大熱心解答 08/30 12:48
18F：推 Gocoba:加上LDO是不錯的方式但LDO要小又要好用面積可能就大 08/30 14:09
19F：→ Gocoba:VCO是differential像replica bias那種嗎? 08/30 14:09
20F：→ tjyee:回G大，vco是inverter但中間有 08/30 14:15
21F：→ tjyee:類似cross couple inverter的架構 08/30 14:16
22F：推 jamtu:我同學說 你很可能加了電感之後 系統還沒鎖定就plot eye 08/30 14:49
23F：→ jamtu:你試試看 假設你cycle是10ns 然後時間抓2us去plot 08/30 14:49
24F：→ jamtu:再用另外一個case是9.9ns or 10.1ns 08/30 14:50
25F：→ jamtu:只要jitter變小 就是還沒鎖 08/30 14:50
26F：推 hisanick:有留UP DN訊號的話 直接看Duty判斷鎖定也可 08/31 01:04
27F：推 youyouyou:電流的值是不是友key錯...這樣有放大效果嘛? 09/28 00:27