作者tjyee (gg)
看板Electronics
标题[问题] PLL的jitter
时间Wed Aug 28 22:59:33 2013
大家好,小弟目前做的PLL遇到问题,
VCO的架构是用Ring,使用两个charge pump去放大电容的架构,
在锁定於800MHz的时候,除数是16,参考频率是50MHz,两个CP电流是56uA以及50.4uA,
大电容是6.5p,小电容是3p,电阻为3.5k.
模拟时,数位一支DVDD,类比一支AVDD,在没加电感模拟时,整个pll的jitter大概小於1p
,但於AVDD,DVDD,DVSS,AVSS加上5n电感之後,jitter都是几百p的等级,
有试着调过频宽等等,好像改善不大,cp的电流不匹配也在1%以下,唯一降低KVCO会改善
较多,但我需要的range很广,800MHz~3GHz,想请问有什麽办法可以较明显的降低jitter
?谢谢!
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◆ From: 114.37.137.11
1F：推 horsemelon:输出的参考点是"0" 还是AVSS? 08/28 23:11
2F：→ tjyee:AVSS 08/28 23:17
3F：推 obov:decap? 08/28 23:33
4F：→ obov:不过5n的电感也太大惹八 08/28 23:34
5F：→ tjyee:除了挂电容以外还有别的方法吗?因为有面积考量,非常谢谢! 08/28 23:39
6F：推 weiqi0811:试着在VCO上挂上LDO,这样ripple就不会直接对VCO影响 08/29 01:14
7F：→ weiqi0811:jitter理论论会明显改善许多 08/29 01:15
8F：推 obov:全部都挂LDO会更好 08/29 01:27
9F：推 greengoblin:可先把vco的power和其他电路分开然後不加电感试试? 08/29 10:02
10F：→ greengoblin:看是不是vco的问题 08/29 10:02
11F：推 horsemelon:电感有串电阻吗 串多少电阻 08/29 20:29
12F：→ horsemelon:另外我会问参考点的原因是因为 呼叫波形的时候 预设的 08/29 20:30
13F：→ horsemelon:参考点会是"0" 还是你已经有先用"输出-AVSS"了呢？ 08/29 20:30
14F：推 hisanick:最佳化VDD,GND的配置後，还是100多p，就剩几条路 08/30 01:09
15F：→ hisanick:Decap, LDO, 改成防杂讯的VCO, VCO切Band 等. 08/30 01:11
16F：→ hisanick:或说我这每个chip 都是挂5n 想到就想哭~ 08/30 01:23
17F：→ tjyee:感谢楼上大大热心解答 08/30 12:48
18F：推 Gocoba:加上LDO是不错的方式但LDO要小又要好用面积可能就大 08/30 14:09
19F：→ Gocoba:VCO是differential像replica bias那种吗? 08/30 14:09
20F：→ tjyee:回G大，vco是inverter但中间有 08/30 14:15
21F：→ tjyee:类似cross couple inverter的架构 08/30 14:16
22F：推 jamtu:我同学说 你很可能加了电感之後 系统还没锁定就plot eye 08/30 14:49
23F：→ jamtu:你试试看 假设你cycle是10ns 然後时间抓2us去plot 08/30 14:49
24F：→ jamtu:再用另外一个case是9.9ns or 10.1ns 08/30 14:50
25F：→ jamtu:只要jitter变小 就是还没锁 08/30 14:50
26F：推 hisanick:有留UP DN讯号的话 直接看Duty判断锁定也可 08/31 01:04
27F：推 youyouyou:电流的值是不是友key错...这样有放大效果嘛? 09/28 00:27