作者jamtu (月光下的智慧)
看板Electronics
標題Re: [問題] hspice測OP的CMRR
時間Thu Aug 29 14:26:37 2013
首先要記住 是我的話 模擬都
不會接負回授
怎麼定義 就怎麼模擬
你要測OP的CMRR是open-loop特性
不是closed-loop特性
模擬上AC source不提供任何實質的信號
只是一個小信號model的參考量而已
CMRR很簡單 首先你要測Adm
這部分比較沒有爭議
ACM的話 你把兩個input short起來共同給一個AC=1
看output是多少就知道了
CMRR絕大多數新手犯的錯誤(很多碩士論文都有這個錯誤)是
沒有給Mismatch下去跑
答案基本上都非常漂亮 -120, -140, -160 都跑出來
但是你的架構在真實情形mismatch下去 是否真的能維持這麼好？
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.112.48.152
1F：推 ezWang:感謝版主回答 感激不盡!! 08/29 14:50
2F：→ ezWang:所謂mismatch 是指電流鏡/差動那部分2邊mos的W/L比 08/29 14:52
3F：推 ezWang:給不同比值 如2.5跟2.4這樣 會達到OP最後實做出來的情況!? 08/29 14:54
4F：→ jamtu:對 但是mismatch多少 你要算過 看製程文件以及跑蒙地卡羅 08/29 15:02
5F：推 hoochie:推推 講出一個mismatch的點! presim postsim的CMRR 也都超 08/29 16:12
6F：→ hoochie:樂觀的 08/29 16:12
7F：→ hoochie:我之前有同學碩論 Acm還測雙端的 就是output相減,CMRR超棒 08/29 16:14
8F：→ jamtu:presim postsim理想上不會幫你測mismatch... 08/29 17:25
9F：→ jamtu:他測的是走線的mismatch 不是製程不均勻造成的mismatch 08/29 17:25
10F：→ jamtu:走線不均勻主要影響到的是AC 製程不均勻從DC開始影響 08/29 17:26
※ 編輯: jamtu 來自: 140.112.48.152 (08/29 17:27)
※ 編輯: jamtu 來自: 140.112.48.152 (08/29 17:27)
11F：→ laker020:Allen 書上建議的CMRR就是閉迴路的..當然照定義也沒錯 08/31 21:10
12F：→ jamtu:感謝提醒 09/01 00:42
13F：→ jamtu:我覺得CMRR這東西很玄XDDD..... 09/01 00:43
14F：推 ezWang:還是說因為大部分OP都接成負回授來做應用 所以測CMRR時接成 09/01 10:18
15F：→ ezWang:負回授較符合實際上應用的結果(也就是CMRR很大) 較符合差動 09/01 10:19
16F：→ ezWang:降低雜訊的功用? 但一般test應該還是用開迴路去測 09/01 10:20
17F：→ ezWang:不然感覺CMRR=Ad/Acm 一個open loop 一個close loop頗怪~"~ 09/01 10:21
18F：→ jamtu:應該這樣說 OP大部分是負回授 但是Ad Acm還是能分開定意 09/01 13:11
19F：→ jamtu:步驟是 先確定open-loop OPAMP自己的Ad與Acm 09/01 13:12
20F：→ jamtu:然後再成負回授 去看它的影響 09/01 13:12
21F：→ jamtu:另外，OPAMP接成IA 有很多種不同的接法 09/01 13:12
22F：→ jamtu:不同的接法 對於妳怎麼把gm-stage的CMRR算進系統看影響 09/01 13:13
23F：→ jamtu:是不一樣的 09/01 13:13
24F：→ jamtu:舉例 3-OPAMP IA的CMRR會卡在device matching 09/01 13:14
25F：→ jamtu:但是CFIA的CMRR取決於input stage Gm 這個value可以比較高 09/01 13:14
26F：→ jamtu:再來 CMRR有人只care DC 有人care EMI的部分 其實又不同 09/01 13:15
27F：→ jamtu:為了簡化問題 我們應該要先知道一個Gm stage的open loop 09/01 13:16
28F：→ jamtu:CMRR 再based on 這個資訊去推得它對系統的影響 09/01 13:16