作者h94jo3cl4 (安卓)
看板Electronics
標題[請益] laker萃取問題
時間Thu Sep 12 22:50:08 2013
前輩們好，
最近在做一個電路，電路很重視metal和metal之間的很多的寄生容值CC比例，
畫完主要電路的layout之後，
也萃取作Post-Simulation，效能都是可以接受的
可是放上ESD PAD之後(只是放在同一個cell內還沒有接線)，
電路的效能就掉很多，
找了很久的bug之後，發現是寄生容值CC的比例跑掉很多，
(ESD PAD和核心電路有一段距離，應該不會互相影響)
也有發現萃取時會跑出"Extract bin X of Y"，layout越複雜Y越大，
就解釋laker在萃取時可能會為了加快萃取速度，會將電路分Y部分來萃取
結果會導致像萃取時一大塊電容被分成兩部分來萃，
導致電容的線性度變很差，
請問這樣的解釋是對的嗎？
請問有什麼解決的辦法嗎？
謝謝前輩們的指教！
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◆ From: 114.40.66.136
1F：→ jamtu:所以是光擺在那裡 原本的出來就不同嗎 09/13 09:24
2F：→ h94jo3cl4:對... 09/13 10:39
3F：→ h94jo3cl4:而且兩個距離很遠(超過100um) 09/13 10:39
4F：→ h94jo3cl4:剛剛問cic工程師，他不認為是我說的問題， 09/13 10:40
5F：→ h94jo3cl4:可是他也沒說怎麼辦... 09/13 10:40
6F：→ jamtu:有辦法點開檔案去查哪裡取錯嗎～ 09/14 22:27
7F：→ h94jo3cl4:我是去查電容的值，發現差了很多... 09/15 09:29
8F：→ h94jo3cl4:我是在做sar，容值飄很多... 09/15 09:30
9F：→ jamtu:感覺是純tool的問題QQ 09/16 00:14
10F：→ jamtu:我覺得可以做成一個說明的file再請CIC工程師check 09/16 00:15
11F：→ jamtu:或是換一個tool看看有無這樣的問題 09/16 00:15
12F：→ h94jo3cl4:最後是使用分層的萃法... 09/16 22:07
13F：→ h94jo3cl4:謝謝前輩 09/16 22:07