作者acocwc (在意，放手。重來。)
看板Electronics
標題[請益]Power MOS 關於gate charge waveform
時間Sun Oct 13 00:10:59 2013
在參照 Power MOSFET spec. 內部相關動態參數時
其中之一為 "Qg,gate charge"
在參考相關驗證電路
其 VDS 端需給足 ID
VGS 及給定 1mA 的 pusle current
因 PSU pulse trigger ,settling time 過長
故 採取 DC 1mA，再透過按鍵觸發方式改善settling time 問題
在 Drain 端串聯一組 電感 及 二極體
(故電感與二極體是並聯，diode 可消spike)
上述方法是參考 fairchild testing circuit
在針對 Cgs,Cgd 時其充電路徑皆有被建立，依上述簡易電路而言
但在 示波器 觀察到確是與 spec. 相差甚遠 (其 小於5nC; spec 則應大於 110nC)
請問小弟 是否有哪方面 考慮不周 or 遺漏之處 ??
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◆ From: 111.251.246.28
1F：→ viniminghao:你的dc可以hold在1mA? 10/13 16:18
2F：→ acocwc:1mA是透過advantest R6145內建 current mode 給予的，當然 10/13 21:37
3F：→ acocwc:其 limit voltage 就等同於 Vgs 嘍~~ 10/13 21:38
4F：→ viniminghao:那vgs的waveform 是像階梯嗎？ 10/13 21:53
5F：→ acocwc:有啊，典型的Qg波形，只是目前不符合spec. 10/13 22:57
6F：→ viniminghao:Ig可再小嗎，Q=IT,如電流再小時間沒變長，那就... 10/14 14:18