作者acocwc (在意，放手。重来。)
看板Electronics
标题[请益]Power MOS 关於gate charge waveform
时间Sun Oct 13 00:10:59 2013
在参照 Power MOSFET spec. 内部相关动态参数时
其中之一为 "Qg,gate charge"
在参考相关验证电路
其 VDS 端需给足 ID
VGS 及给定 1mA 的 pusle current
因 PSU pulse trigger ,settling time 过长
故 采取 DC 1mA，再透过按键触发方式改善settling time 问题
在 Drain 端串联一组 电感 及 二极体
(故电感与二极体是并联，diode 可消spike)
上述方法是参考 fairchild testing circuit
在针对 Cgs,Cgd 时其充电路径皆有被建立，依上述简易电路而言
但在 示波器 观察到确是与 spec. 相差甚远 (其 小於5nC; spec 则应大於 110nC)
请问小弟 是否有哪方面 考虑不周 or 遗漏之处 ??
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 111.251.246.28
1F：→ viniminghao:你的dc可以hold在1mA? 10/13 16:18
2F：→ acocwc:1mA是透过advantest R6145内建 current mode 给予的，当然 10/13 21:37
3F：→ acocwc:其 limit voltage 就等同於 Vgs 喽~~ 10/13 21:38
4F：→ viniminghao:那vgs的waveform 是像阶梯吗？ 10/13 21:53
5F：→ acocwc:有啊，典型的Qg波形，只是目前不符合spec. 10/13 22:57
6F：→ viniminghao:Ig可再小吗，Q=IT,如电流再小时间没变长，那就... 10/14 14:18