作者tjyee (gg)
看板Electronics
標題Re: [問題] PLL的jitter
時間Tue Oct 15 17:36:59 2013
※ 引述《tjyee (gg)》之銘言：
: 大家好,小弟目前做的PLL遇到問題,
: VCO的架構是用Ring,使用兩個charge pump去放大電容的架構,
: 在鎖定於800MHz的時候,除數是16,參考頻率是50MHz,兩個CP電流是56uA以及50.4uA,
: 大電容是6.5p,小電容是3p,電阻為3.5k.
: 模擬時,數位一支DVDD,類比一支AVDD,在沒加電感模擬時,整個pll的jitter大概小於1p
: ,但於AVDD,DVDD,DVSS,AVSS加上5n電感之後,jitter都是幾百p的等級,
: 有試著調過頻寬等等,好像改善不大,cp的電流不匹配也在1%以下,唯一降低KVCO會改善
: 較多,但我需要的range很廣,800MHz~3GHz,想請問有什麼辦法可以較明顯的降低jitter
: ?謝謝!
大家好，還是關於PLL類比VDD接在一起的問題，如圖
http://ppt.cc/c35Y
我發現delay cells與其bias電路間的電壓會抖動，於是我在那邊加了不大的電容，發現減低jitter得效果特好，連damping也變好了，相請問各位這裡加電容可不可行，會不會產生什麼問題，例如多了一個pole之類的，但已模擬過暫態，似呼沒有影響，謝謝！
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◆ From: 61.222.222.228
1F：→ poib:可行 會多了一個很遠的pole 加太大會影響穩定度 10/15 18:23
2F：→ tjyee:請問p大，為何會產生pole呢？他沒有在vctrl路徑上，如果有po 10/15 19:42
3F：→ tjyee:le得話樂怎麼估算他的值？謝謝！ 10/15 19:42
4F：推 jsp0520:我覺得pole的話應該還好,因為沒有在loop內,就是一個穩壓電 10/15 22:07
5F：→ jsp0520:容,另外想請問一下cascode那顆PMOS是否接錯邊了? 10/15 22:08
6F：→ jsp0520:另外可以在主要的current bench上加dummy switch 10/15 22:10
7F：→ jsp0520:估算pole的話就是看delay cell的阻抗去並聯電流鏡的輸出阻 10/15 22:12
8F：→ jsp0520:抗後乘上你掛的容值即可 10/15 22:12
9F：→ tjyee:請問j大,您說的是哪顆pmos,還有加上大米switch的用意是?謝謝 10/15 22:31
10F：→ tjyee:j大的估算電容方法! 10/15 22:31
11F：→ tjyee:喔我知道哪顆了XD 10/15 22:33
12F：→ tjyee:我畫錯!sorry! 10/15 22:34
13F：推 parle:請問DELAY CELL上面那顆PMOS作用是?? 10/15 23:51
14F：→ tjyee:我想要吸收開關的突波,不知道還有沒有其他方法,謝謝! 10/16 00:02
15F：推 jsp0520:加dummy是盡量使current source看到的情況一樣 10/16 01:42
16F：→ jsp0520:delay cell上的PMOS就是做一個wide-swing的電流鏡 10/16 01:42
17F：→ jsp0520:畫錯的那顆PMOS W/L 約是 1/4~1/10 倍的電流源size 10/16 01:44
18F：→ tjyee:j大我可以以私底下跟您討叫嗎？感嗯，我還有很多地方不是很 10/16 09:32
19F：→ tjyee:懂，或者您那邊是否有相關paper,謝謝！ 10/16 09:32
20F：推 poib:加入電容目的在對delay cell的VDD做濾波 等同於在vctl與delay 10/16 11:09
21F：→ poib:cell的VDD中間插入一LPF(pole)且這個pole是在loop裡面的 類似 10/16 11:10
22F：→ poib:在二階的filter後面串接一組電阻電容 變成三階的filter 10/16 11:12
23F：→ tjyee:p大的意思是，就在一般的lpf後面串顆電阻，在對地串顆電容 10/16 11:39
24F：→ tjyee:的意思？那電阻值就是電容看到的全部阻值？謝謝！ 10/16 11:39
25F：→ Charlie5566:請教一下 你是不是靠切switch來改變電流源 來控制震 10/16 19:39
26F：→ Charlie5566:盪頻率? 這樣的話 掛電容就是在Vctrl的路徑上 10/16 19:40
27F：→ Charlie5566:這種應該就是supply-regulated VCO,任意增加電容值 10/16 19:41
28F：→ Charlie5566:jitter會變好,但是你這時候應該是free running VCO(開 10/16 19:42
29F：→ Charlie5566:迴路) , 等到接成PLL,如果pole太小,PLL會出問題(像上 10/16 19:42
30F：→ Charlie5566:面大大講的) 10/16 19:42
31F：→ tjyee:回C大,您講的沒錯!V2I控制delay cells的頻率,想請問小訊號 10/16 23:33
32F：→ tjyee:模型該如何畫,我想要模擬穩定度,我有先畫了一個,不知道對 10/16 23:34
33F：→ tjyee:不對 10/16 23:34
35F：→ tjyee:原本框框外的Kvco電壓控電流源及1法拉電容是模擬VCO 10/16 23:36
36F：→ tjyee:框框內的R_v2i電阻是vco的bias等效電阻,應該很大, 10/16 23:37
37F：→ tjyee:接地的R_delay_cells是Delay_cells的等電阻,應該很小 10/16 23:37
38F：→ tjyee:不知道這樣是否正確,感謝各位大大! 10/16 23:38
39F：推 jsp0520:抱歉我看錯了,若switch是由vctrl控制,確實是像p大說的 10/17 00:55
40F：→ jsp0520:電容造成的pole在loop內 10/17 00:55
41F：→ tjyee:不好意思各位大大,我的switch是控制kvco,因為這種ring OSC 10/17 01:08
42F：→ tjyee:似乎可以用切switch來控制Kvco大小,不像LC tank可以切頻帶 10/17 01:10
43F：→ tjyee:但Kvco是一樣,我這種架構的vctrl是連接最上排的pmos的gate! 10/17 01:11
44F：→ tjyee:那請教一下我畫的是正確的嗎XD 10/17 01:11