作者tjyee (gg)
看板Electronics
标题Re: [问题] PLL的jitter
时间Tue Oct 15 17:36:59 2013
※ 引述《tjyee (gg)》之铭言：
: 大家好,小弟目前做的PLL遇到问题,
: VCO的架构是用Ring,使用两个charge pump去放大电容的架构,
: 在锁定於800MHz的时候,除数是16,参考频率是50MHz,两个CP电流是56uA以及50.4uA,
: 大电容是6.5p,小电容是3p,电阻为3.5k.
: 模拟时,数位一支DVDD,类比一支AVDD,在没加电感模拟时,整个pll的jitter大概小於1p
: ,但於AVDD,DVDD,DVSS,AVSS加上5n电感之後,jitter都是几百p的等级,
: 有试着调过频宽等等,好像改善不大,cp的电流不匹配也在1%以下,唯一降低KVCO会改善
: 较多,但我需要的range很广,800MHz~3GHz,想请问有什麽办法可以较明显的降低jitter
: ?谢谢!
大家好，还是关於PLL类比VDD接在一起的问题，如图
http://ppt.cc/c35Y
我发现delay cells与其bias电路间的电压会抖动，於是我在那边加了不大的电容，发现减低jitter得效果特好，连damping也变好了，相请问各位这里加电容可不可行，会不会产生什麽问题，例如多了一个pole之类的，但已模拟过暂态，似呼没有影响，谢谢！
--
Sent from my Android
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 61.222.222.228
1F：→ poib:可行 会多了一个很远的pole 加太大会影响稳定度 10/15 18:23
2F：→ tjyee:请问p大，为何会产生pole呢？他没有在vctrl路径上，如果有po 10/15 19:42
3F：→ tjyee:le得话乐怎麽估算他的值？谢谢！ 10/15 19:42
4F：推 jsp0520:我觉得pole的话应该还好,因为没有在loop内,就是一个稳压电 10/15 22:07
5F：→ jsp0520:容,另外想请问一下cascode那颗PMOS是否接错边了? 10/15 22:08
6F：→ jsp0520:另外可以在主要的current bench上加dummy switch 10/15 22:10
7F：→ jsp0520:估算pole的话就是看delay cell的阻抗去并联电流镜的输出阻 10/15 22:12
8F：→ jsp0520:抗後乘上你挂的容值即可 10/15 22:12
9F：→ tjyee:请问j大,您说的是哪颗pmos,还有加上大米switch的用意是?谢谢 10/15 22:31
10F：→ tjyee:j大的估算电容方法! 10/15 22:31
11F：→ tjyee:喔我知道哪颗了XD 10/15 22:33
12F：→ tjyee:我画错!sorry! 10/15 22:34
13F：推 parle:请问DELAY CELL上面那颗PMOS作用是?? 10/15 23:51
14F：→ tjyee:我想要吸收开关的突波,不知道还有没有其他方法,谢谢! 10/16 00:02
15F：推 jsp0520:加dummy是尽量使current source看到的情况一样 10/16 01:42
16F：→ jsp0520:delay cell上的PMOS就是做一个wide-swing的电流镜 10/16 01:42
17F：→ jsp0520:画错的那颗PMOS W/L 约是 1/4~1/10 倍的电流源size 10/16 01:44
18F：→ tjyee:j大我可以以私底下跟您讨叫吗？感嗯，我还有很多地方不是很 10/16 09:32
19F：→ tjyee:懂，或者您那边是否有相关paper,谢谢！ 10/16 09:32
20F：推 poib:加入电容目的在对delay cell的VDD做滤波 等同於在vctl与delay 10/16 11:09
21F：→ poib:cell的VDD中间插入一LPF(pole)且这个pole是在loop里面的 类似 10/16 11:10
22F：→ poib:在二阶的filter後面串接一组电阻电容 变成三阶的filter 10/16 11:12
23F：→ tjyee:p大的意思是，就在一般的lpf後面串颗电阻，在对地串颗电容 10/16 11:39
24F：→ tjyee:的意思？那电阻值就是电容看到的全部阻值？谢谢！ 10/16 11:39
25F：→ Charlie5566:请教一下 你是不是靠切switch来改变电流源 来控制震 10/16 19:39
26F：→ Charlie5566:荡频率? 这样的话 挂电容就是在Vctrl的路径上 10/16 19:40
27F：→ Charlie5566:这种应该就是supply-regulated VCO,任意增加电容值 10/16 19:41
28F：→ Charlie5566:jitter会变好,但是你这时候应该是free running VCO(开 10/16 19:42
29F：→ Charlie5566:回路) , 等到接成PLL,如果pole太小,PLL会出问题(像上 10/16 19:42
30F：→ Charlie5566:面大大讲的) 10/16 19:42
31F：→ tjyee:回C大,您讲的没错!V2I控制delay cells的频率,想请问小讯号 10/16 23:33
32F：→ tjyee:模型该如何画,我想要模拟稳定度,我有先画了一个,不知道对 10/16 23:34
33F：→ tjyee:不对 10/16 23:34
35F：→ tjyee:原本框框外的Kvco电压控电流源及1法拉电容是模拟VCO 10/16 23:36
36F：→ tjyee:框框内的R_v2i电阻是vco的bias等效电阻,应该很大, 10/16 23:37
37F：→ tjyee:接地的R_delay_cells是Delay_cells的等电阻,应该很小 10/16 23:37
38F：→ tjyee:不知道这样是否正确,感谢各位大大! 10/16 23:38
39F：推 jsp0520:抱歉我看错了,若switch是由vctrl控制,确实是像p大说的 10/17 00:55
40F：→ jsp0520:电容造成的pole在loop内 10/17 00:55
41F：→ tjyee:不好意思各位大大,我的switch是控制kvco,因为这种ring OSC 10/17 01:08
42F：→ tjyee:似乎可以用切switch来控制Kvco大小,不像LC tank可以切频带 10/17 01:10
43F：→ tjyee:但Kvco是一样,我这种架构的vctrl是连接最上排的pmos的gate! 10/17 01:11
44F：→ tjyee:那请教一下我画的是正确的吗XD 10/17 01:11