作者y210654z (wjh)
看板Electronics
標題[問題] FPGA中Verilink 問題
時間Tue Dec 10 19:11:52 2013
版上的各位大家好，最近用FPGA驗證電路，
在使用Verilink的 EZIF interface 介面時遇到
問題。
在Matlab中使用
[ret ReadBuffer]=smMatVEX5(0,'Read',i);
上述的指令讀取FPGA結果時，如果運算量大到硬體
要算超過5 sec以上才會把結果丟出來，Matlab 的
命令視窗就會出現下面的錯誤:
FIFOReadData time out(5 sec)
Error in ==> ezIFV5 at 60
[ret ReadBuffer]=smMatVEX5(0,'Read',i);
請問可以把FIFO ReadData，5 sec的限制取消掉嗎?
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.120.90.130
1F：→ michael6172:去問北瀚的工程師吧..... 12/11 00:01
2F：推 kevinztw:你的狀況說的不太清楚,照ezif的架構來看,你可能要把ram加 12/11 13:01
3F：→ kevinztw:大,或者是分段收&餵資料,我這邊有以前上課的參考資料 12/11 13:03
4F：→ kevinztw:你可以看看(如果想要自己解決掉的話) 12/11 13:03
6F：→ y210654z:謝謝樓上，資料很好用，也有寫信詢問過北瀚 12/11 13:54
7F：→ y210654z:目前照北瀚教的解決方式，在code前一行加一個pause指令 12/11 13:56
8F：→ y210654z:暫停一段時間在執行Read 的動作 12/11 13:59
9F：推 kevinztw:wait... 你是無棕汗喔...我是范老師那間阿肥的同學 12/11 23:16
10F：→ y210654z:原來是學長，才想說是不是剛好同名XD 12/13 11:17