作者y210654z (wjh)
看板Electronics
标题[问题] FPGA中Verilink 问题
时间Tue Dec 10 19:11:52 2013
版上的各位大家好，最近用FPGA验证电路，
在使用Verilink的 EZIF interface 介面时遇到
问题。
在Matlab中使用
[ret ReadBuffer]=smMatVEX5(0,'Read',i);
上述的指令读取FPGA结果时，如果运算量大到硬体
要算超过5 sec以上才会把结果丢出来，Matlab 的
命令视窗就会出现下面的错误:
FIFOReadData time out(5 sec)
Error in ==> ezIFV5 at 60
[ret ReadBuffer]=smMatVEX5(0,'Read',i);
请问可以把FIFO ReadData，5 sec的限制取消掉吗?
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.120.90.130
1F：→ michael6172:去问北瀚的工程师吧..... 12/11 00:01
2F：推 kevinztw:你的状况说的不太清楚,照ezif的架构来看,你可能要把ram加 12/11 13:01
3F：→ kevinztw:大,或者是分段收&喂资料,我这边有以前上课的参考资料 12/11 13:03
4F：→ kevinztw:你可以看看(如果想要自己解决掉的话) 12/11 13:03
6F：→ y210654z:谢谢楼上，资料很好用，也有写信询问过北瀚 12/11 13:54
7F：→ y210654z:目前照北瀚教的解决方式，在code前一行加一个pause指令 12/11 13:56
8F：→ y210654z:暂停一段时间在执行Read 的动作 12/11 13:59
9F：推 kevinztw:wait... 你是无棕汗喔...我是范老师那间阿肥的同学 12/11 23:16
10F：→ y210654z:原来是学长，才想说是不是刚好同名XD 12/13 11:17