作者KenBlock (布蘭可)
看板Electronics
標題[問題] synthesis timing 精確度
時間Wed Jan 8 11:19:31 2014
請問用DC synthesis數位電路時
有時候在show timming violation時
有些合成的時間精確度是小數第二位
有些合成是到小數第四位
這讓合成結果差異很大
請問應該用哪個command去下這個設定呢?
Thanks....
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 101.12.86.90
1F：→ lovepy:report timing時可以設定要顯示到小數幾位 01/08 13:43