作者KenBlock (布兰可)
看板Electronics
标题[问题] synthesis timing 精确度
时间Wed Jan 8 11:19:31 2014
请问用DC synthesis数位电路时
有时候在show timming violation时
有些合成的时间精确度是小数第二位
有些合成是到小数第四位
这让合成结果差异很大
请问应该用哪个command去下这个设定呢?
Thanks....
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◆ From: 101.12.86.90
1F：→ lovepy:report timing时可以设定要显示到小数几位 01/08 13:43