作者harry9527 (爽)
看板Electronics
標題[問題] layout 信號線長度問題
時間Sun Jan 12 19:38:25 2014
小弟想請問版上大大們，IC layout 時信號線若需要拉很長(>100um)時，除了
voltage drop 以及 antenna 效應，還有什麼非理想效應需要考慮?
聽說換層可以解決antenna 問題，但是我的操作頻率很低(<1MHZ)，
應該沒有antenna問題，請問我走線還需要換層嗎?
謝謝大大不吝賜教
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◆ From: 140.113.169.56
1F：推 onlykals:我想你這邊的ant跟操作頻率沒有關係 01/12 20:07
2F：→ onlykals:跟製程/線長/input gate area/diode protect比較有關 01/12 20:08
3F：推 technology55:如果你指的是drc rule的antenna問題 01/12 20:42
4F：→ technology55:那跟頻率沒有任何關係 01/12 20:42
5F：推 mmonkeyboyy:那個跟製程有關係 01/12 21:46
6F：推 jamtu:1MHz隨便走沒差 01/12 21:52
7F：推 horsemelon:如果是數位信號的話 要考慮glitch 01/12 23:58
8F：→ horsemelon:有些SR latch或是DFF的電路很怕glitch 01/12 23:59
9F：→ horsemelon:analog的話...如果是current source gate bias就不行 01/13 00:00
10F：→ horsemelon:拉這麼長 總之要看這個信號的性質若加上RC會不會出事 01/13 00:01
11F：→ jfsu:100um還好...拉過3000um的，不加buffer不行~ 01/13 02:31
12F：推 jamtu:請問DC的current source走這麼長主要問題在哪裡 01/14 01:39
13F：→ jamtu:是怕其他信號couple過來嗎 01/14 01:39
14F：→ jamtu:因為感覺DC的東西應該不怕RC 想請教這方面的禁忌 01/14 01:40
15F：推 windboy0620:IR DROP吧... 01/14 21:05
16F：推 horsemelon:講簡單一點就是current mirror要放一起 01/14 23:08
17F：→ horsemelon:然後源頭要用current bias, 不能用gate voltage bias 01/14 23:08
18F：→ horsemelon:因為用gate voltage bias的話 source端會有IR drop 01/14 23:08
19F：→ horsemelon:導致current mirror的VGS不一樣 偏壓的電流比例就跑掉 01/14 23:09
20F：推 jamtu:所以主要是因為兩邊S端距離太遠造成電壓不同囉 01/15 19:39
21F：推 horsemelon:對 不愧是j大 01/15 21:39
22F：→ jamtu:高手 我做的東西電流太小都直接忽略這個 所以才想不太通 01/16 00:56
23F：→ jamtu:感謝指點 01/16 00:56
24F：推 horsemelon:其實一般也不太會中這個bug 只是養成習慣而已 01/16 22:33