作者harry9527 (爽)
看板Electronics
标题[问题] layout 信号线长度问题
时间Sun Jan 12 19:38:25 2014
小弟想请问版上大大们，IC layout 时信号线若需要拉很长(>100um)时，除了
voltage drop 以及 antenna 效应，还有什麽非理想效应需要考虑?
听说换层可以解决antenna 问题，但是我的操作频率很低(<1MHZ)，
应该没有antenna问题，请问我走线还需要换层吗?
谢谢大大不吝赐教
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.113.169.56
1F：推 onlykals:我想你这边的ant跟操作频率没有关系 01/12 20:07
2F：→ onlykals:跟制程/线长/input gate area/diode protect比较有关 01/12 20:08
3F：推 technology55:如果你指的是drc rule的antenna问题 01/12 20:42
4F：→ technology55:那跟频率没有任何关系 01/12 20:42
5F：推 mmonkeyboyy:那个跟制程有关系 01/12 21:46
6F：推 jamtu:1MHz随便走没差 01/12 21:52
7F：推 horsemelon:如果是数位信号的话 要考虑glitch 01/12 23:58
8F：→ horsemelon:有些SR latch或是DFF的电路很怕glitch 01/12 23:59
9F：→ horsemelon:analog的话...如果是current source gate bias就不行 01/13 00:00
10F：→ horsemelon:拉这麽长 总之要看这个信号的性质若加上RC会不会出事 01/13 00:01
11F：→ jfsu:100um还好...拉过3000um的，不加buffer不行~ 01/13 02:31
12F：推 jamtu:请问DC的current source走这麽长主要问题在哪里 01/14 01:39
13F：→ jamtu:是怕其他信号couple过来吗 01/14 01:39
14F：→ jamtu:因为感觉DC的东西应该不怕RC 想请教这方面的禁忌 01/14 01:40
15F：推 windboy0620:IR DROP吧... 01/14 21:05
16F：推 horsemelon:讲简单一点就是current mirror要放一起 01/14 23:08
17F：→ horsemelon:然後源头要用current bias, 不能用gate voltage bias 01/14 23:08
18F：→ horsemelon:因为用gate voltage bias的话 source端会有IR drop 01/14 23:08
19F：→ horsemelon:导致current mirror的VGS不一样 偏压的电流比例就跑掉 01/14 23:09
20F：推 jamtu:所以主要是因为两边S端距离太远造成电压不同罗 01/15 19:39
21F：推 horsemelon:对 不愧是j大 01/15 21:39
22F：→ jamtu:高手 我做的东西电流太小都直接忽略这个 所以才想不太通 01/16 00:56
23F：→ jamtu:感谢指点 01/16 00:56
24F：推 horsemelon:其实一般也不太会中这个bug 只是养成习惯而已 01/16 22:33