作者Goodgybank (學不會)
看板Electronics
標題[問題] verilog signed相關運算
時間Thu Mar 20 14:34:49 2014
假設有以下幾種reg
reg signed [7:0] e,f;
reg signed [3:0] a,b,c,d;
reg signed [15:0] g;
值分別給
e={a,b};
f={c,d};
到這裡想請問 e跟f是否只是會單純做串接 而不做sign extension
再來 另一個問題
以下這幾種寫法:
1. g=$signed (e[7:4]*f[3:0]);
2. g=$signed (e[7:4]) * $signed(f[3:0]);
哪種會做sign extension
或是兩種所做的sign extension是否會相同?
以上問題請教各位
謝謝
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.113.228.128
1F：推 bxxl:第一個,你就2個4bit接到1個8bit, 哪來的空間做signed ext？ 03/20 15:25
2F：→ Goodgybank:我目的就是讓他不做sign extension 只想做單純串接~ 03/20 15:42
3F：推 tkhan:跑個sim就知道了，有必要問？.. 03/20 23:15
4F：→ you2:Verilog concatenation 有這麼難google嗎 03/22 19:46