作者Goodgybank (学不会)
看板Electronics
标题[问题] verilog signed相关运算
时间Thu Mar 20 14:34:49 2014
假设有以下几种reg
reg signed [7:0] e,f;
reg signed [3:0] a,b,c,d;
reg signed [15:0] g;
值分别给
e={a,b};
f={c,d};
到这里想请问 e跟f是否只是会单纯做串接 而不做sign extension
再来 另一个问题
以下这几种写法:
1. g=$signed (e[7:4]*f[3:0]);
2. g=$signed (e[7:4]) * $signed(f[3:0]);
哪种会做sign extension
或是两种所做的sign extension是否会相同?
以上问题请教各位
谢谢
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◆ From: 140.113.228.128
1F：推 bxxl:第一个,你就2个4bit接到1个8bit, 哪来的空间做signed ext？ 03/20 15:25
2F：→ Goodgybank:我目的就是让他不做sign extension 只想做单纯串接~ 03/20 15:42
3F：推 tkhan:跑个sim就知道了，有必要问？.. 03/20 23:15
4F：→ you2:Verilog concatenation 有这麽难google吗 03/22 19:46