作者CCMAKE (夏夜晚風)
看板Electronics
標題[問題] 請問有關Systemverilog的書或教學
時間Fri Oct 23 16:06:27 2015
各位大大好
小弟最近被assign 要開始學systemverilog
之後要被抓去跑一些verification
因為之前只有接觸過verilog (還弄不是很熟....XD)
找了一下市面上的書
居然寥寥可數
目前只有一本 SystemVerilog for Verification 是老闆推薦的
但是我看裡面沒有甚麼是比較真實的sample
就像是一般verilog的書 (如鄭羽伸先生出的)
都會有大量實例 可以直接在 QuestaSim上面跑
所以想要請教各位有在用systemverilog的大大
剛開始都是怎麼入門的?
有沒有比較推薦的書或是課程可以介紹給小弟呢?
感激不盡!! ^_^
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1F：推 dasala: 是要弄UVM嗎 10/23 16:08
2F：→ CCMAKE: 是的 但是老闆叫我先自學systemverilog開始....T_T 10/23 16:58
3F：→ CCMAKE: d大有甚麼好建議嗎? XD 10/23 16:58
4F：→ TripleC: Chris Spear 10/24 06:12
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6F：→ TripleC: 面幾個random variables 寫幾個constraint 再寫些methods 10/24 06:15
7F：→ TripleC: , loop 感覺一下 10/24 06:15