作者wait (有言論自由!?)
看板Electronics
標題Re: [問題] 非同步設計的 constraint
時間Sun Mar 6 11:51:25 2016
※ 引述《letitgo02 (我看見的世界)》之銘言：
: Hi 請問大家
: 一般非同步設計 如下圖
: https://filebox.ece.vt.edu/~athanas/4514/ledadoc/html/images/pol_cdc11.gif
: 要怎麼卡 constraint
: 假設 clock 跑很快的話
: 快到需要考慮下 constraint
: 謝謝
1.上排左第一顆clk1 CP開始 -> 第二顆clk2 CP到 set_false_path
2.下排左第一顆同上
以上邊看report_timing修，
跟clk要跑多快無關，multi_clock domain的問題
遲早setup & hold time會打到，
只要clk2不違反spec.，晚一個clk出來而已不影響function
3.重要的是跨clock domain
if clk1 > clk2, 但DATA_BUS跟下排左第一顆D_in要把DATA拉長，避免clk2看不到
否則function就掛拉
希望有幫到^^
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