作者wait (有言论自由!?)
看板Electronics
标题Re: [问题] 非同步设计的 constraint
时间Sun Mar 6 11:51:25 2016
※ 引述《letitgo02 (我看见的世界)》之铭言：
: Hi 请问大家
: 一般非同步设计 如下图
: https://filebox.ece.vt.edu/~athanas/4514/ledadoc/html/images/pol_cdc11.gif
: 要怎麽卡 constraint
: 假设 clock 跑很快的话
: 快到需要考虑下 constraint
: 谢谢
1.上排左第一颗clk1 CP开始 -> 第二颗clk2 CP到 set_false_path
2.下排左第一颗同上
以上边看report_timing修，
跟clk要跑多快无关，multi_clock domain的问题
迟早setup & hold time会打到，
只要clk2不违反spec.，晚一个clk出来而已不影响function
3.重要的是跨clock domain
if clk1 > clk2, 但DATA_BUS跟下排左第一颗D_in要把DATA拉长，避免clk2看不到
否则function就挂拉
希望有帮到^^
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