作者q684351852 (都是好吃的)
看板Electronics
標題[問題] 求問CTS後setup violation與.sdc檔的設定
時間Sat Feb 2 21:10:09 2019
我的design在DC跑完後的setup time都是正的，placement後也都是正的，但不管是使用I
nnovus或是IC Compiler，只要跑到cts，跑完後setup time wns永遠都是-1.多，在Innov
us用ECO>Optimization修了好幾次，幾乎沒有改善，請問各位大大，這樣應該怎麼辦才好
？
IC Compiler跑完cts的優化我還沒試過，我明天可能會再試試…
另外請問在跑CTS前.sdc檔應該怎麼修改呢？
我目前是將：
set_clock_latency
set_clock_ucertainty
set_clock_transition
set_wire_load_model
以上這幾項註解掉，請問這樣正確嗎？有沒有什麼不該註解掉或是我少註解掉的呢？
懇請各位高手幫助！
謝謝各位！
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1F：→ hsucheng: DC不考慮placement，routing，甚至clock skew 02/03 00:36
2F：→ hsucheng: 你可能需要貼上你的setup time report，報出transition 02/03 00:38
3F：→ hsucheng: 你可以在routing階段下route_opt解setup time 02/03 00:47
4F：推 mmonkeyboyy: 你特殊path有標出來嗎？ 02/03 07:57
5F：推 will12345610: 查查 write_sdc 怎麼用吧 02/03 17:16
6F：→ tentimes: Congestion看一下吧 02/03 22:12
7F：推 ilovepachaya: 先看看tree有沒有長好，skew多少 02/04 13:13
8F：推 mmonkeyboyy: 我也覺得沒長好 我直覺是說覺得太偏某些路線XD 02/05 00:16
9F：推 hsucheng: 或者是cell需要手動sizing, tool不一定幫你解的好 02/05 07:49