作者q684351852 (都是好吃的)
看板Electronics
标题[问题] 求问CTS後setup violation与.sdc档的设定
时间Sat Feb 2 21:10:09 2019
我的design在DC跑完後的setup time都是正的,placement後也都是正的,但不管是使用I
nnovus或是IC Compiler,只要跑到cts,跑完後setup time wns永远都是-1.多,在Innov
us用ECO>Optimization修了好几次,几乎没有改善,请问各位大大,这样应该怎麽办才好
?
IC Compiler跑完cts的优化我还没试过,我明天可能会再试试…
另外请问在跑CTS前.sdc档应该怎麽修改呢?
我目前是将:
set_clock_latency
set_clock_ucertainty
set_clock_transition
set_wire_load_model
以上这几项注解掉,请问这样正确吗?有没有什麽不该注解掉或是我少注解掉的呢?
恳请各位高手帮助!
谢谢各位!
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1F:→ hsucheng: DC不考虑placement,routing,甚至clock skew 02/03 00:36
2F:→ hsucheng: 你可能需要贴上你的setup time report,报出transition 02/03 00:38
3F:→ hsucheng: 你可以在routing阶段下route_opt解setup time 02/03 00:47
4F:推 mmonkeyboyy: 你特殊path有标出来吗? 02/03 07:57
5F:推 will12345610: 查查 write_sdc 怎麽用吧 02/03 17:16
6F:→ tentimes: Congestion看一下吧 02/03 22:12
7F:推 ilovepachaya: 先看看tree有没有长好,skew多少 02/04 13:13
8F:推 mmonkeyboyy: 我也觉得没长好 我直觉是说觉得太偏某些路线XD 02/05 00:16
9F:推 hsucheng: 或者是cell需要手动sizing, tool不一定帮你解的好 02/05 07:49