想請問 將ip設計好以後 接上axi bus. ip 的 reset. 該怎麼處理 ip. bus 時脈不同 不知道在cell based 和 FPGA 處理方式一不一樣 我是 cell based 的設計 我有兩個想法是 1.應該各個slave ip有自己的reset訊號 所以 reset 會有很多個 我其實在設計的時 候我就保留 synchronizer reset的設計即可？ 之後我的ip就接上這個reset (不是bus 的 ARESETn) 但是這個reset是從哪裡來... 2. reset 訊號從 write data channel 送... 當然也需要synchronizer 第一次跟bus接上 疑惑滿多的@@ 還有一個小問題是 如果我有接一個fifo來收write data channel 的資料 我根據awaddr 來指定哪些位址 進來需要將wdata 寫到 fifo內 如果是這樣 那下一次awaddr該送多少 我查到 fifo的burst type是使用fixed Ex : 如果awaddr 0x0000是寫到fifo 之後要送的位址應該是從 0x0004？ 將值寫到某個register 依序往下... 不知道是不是這樣 (bus/fifo data width 32bits, fifo depth 16) （fifo後面是我的一個運算的加速器） （只有0x0000的位址接fifo) 將值從channel寫到某個register後 需要synchronizer到ip的time domain嗎？ 觀念如果有錯 可以糾正！！ 如果有網站在寫關於 slave ip design的話還麻煩提供一下 我在自行閱讀 --

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