作者eamansf96xs (草爷)
看板Electronics
标题[问题] ip reset
时间Mon Apr 22 17:31:26 2019
想请问 将ip设计好以後 接上axi bus.
ip 的 reset. 该怎麽处理
ip. bus 时脉不同
不知道在cell based 和 FPGA 处理方式一不一样 我是 cell based 的设计
我有两个想法是
1.应该各个slave ip有自己的reset讯号 所以 reset 会有很多个 我其实在设计的时
候我就保留 synchronizer reset的设计即可? 之後我的ip就接上这个reset (不是bus
的 ARESETn)
但是这个reset是从哪里来...
2. reset 讯号从 write data channel 送...
当然也需要synchronizer
第一次跟bus接上 疑惑满多的@@
还有一个小问题是
如果我有接一个fifo来收write data channel 的资料 我根据awaddr 来指定哪些位址
进来需要将wdata 写到 fifo内
如果是这样 那下一次awaddr该送多少
我查到 fifo的burst type是使用fixed
Ex : 如果awaddr 0x0000是写到fifo
之後要送的位址应该是从 0x0004?
将值写到某个register
依序往下... 不知道是不是这样
(bus/fifo data width 32bits,
fifo depth 16)
(fifo後面是我的一个运算的加速器)
(只有0x0000的位址接fifo)
将值从channel写到某个register後 需要synchronizer到ip的time domain吗?
观念如果有错 可以纠正!!
如果有网站在写关於 slave ip design的话还麻烦提供一下 我在自行阅读
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