作者eamansf96xs (草爺)
看板Electronics
標題[問題] LEC 使用
時間Thu May 30 01:08:15 2019
想請問電路合成完有需要跟RTL做 LEC嗎？ 還是只有在eco才會使用這套tool
是否真的會有合成完的電路跟預想RTL不一樣的情況 （這裡指的狀況是合成出來的func
tion會跟RTL不同）
想來想去都覺得不太可能...
希望有經驗的人能回覆一下！！
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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 101.12.145.203
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※ 編輯: eamansf96xs (101.12.145.203), 05/30/2019 01:17:08
1F：推 wildwolf: always@(a or b) if (en) c= a + b 05/30 21:45
2F：→ eamansf96xs: w大 現在大家不都打*代替（）裡面了嗎！ 05/30 21:52
3F：推 bakerly: 有，dc也是有bug的，前公司就曾被dc陰過。 05/30 21:55
4F：→ wildwolf: 如果你已經遵照良好的寫作習慣來做事，那當然不會有問題 05/31 08:40
5F：→ wildwolf: 不然一般就是會舉例 sensitivity list not complete 05/31 08:41
6F：→ wildwolf: procedure assignment 部分用 blocking,部分用 non-bloc 05/31 08:41
7F：→ wildwolf: king, 造成 race condition 問題, not full case 造成 05/31 08:42
8F：→ wildwolf: extra latch, cross clock domain 問題, syncrhous rese 05/31 08:43
9F：→ wildwolf: t 訊號 synthesis 軟體辨識錯誤, 造成合成出來電路無法 05/31 08:43
10F：→ wildwolf: reset, ... 只要你整合的電路裡面，有一個出問題就有問 05/31 08:44
11F：→ wildwolf: 題，你又不能保證所有的 code 都是你寫的< 05/31 08:44
12F：→ wildwolf: 都有通過lint檢查 05/31 08:44
13F：→ mmonkeyboyy: dc的bug是之前在轉HDL standard 的問題 現在應該沒了 05/31 08:46
14F：→ mmonkeyboyy: 吧orz :( 05/31 08:46
15F：→ eamansf96xs: 上了一課 感謝 05/31 09:52
16F：推 bakerly: dc的演算法一直有在更新，有改就可能會出問題，中彈的那 05/31 20:27
17F：→ bakerly: 個rtl code用前一版或後一版的dc合都不會錯，唯獨那版會 05/31 20:27
18F：→ bakerly: 錯，自此之後公司就規定一定要作lec。 05/31 20:27