作者eamansf96xs (草爷)
看板Electronics
标题[问题] LEC 使用
时间Thu May 30 01:08:15 2019
想请问电路合成完有需要跟RTL做 LEC吗？ 还是只有在eco才会使用这套tool
是否真的会有合成完的电路跟预想RTL不一样的情况 （这里指的状况是合成出来的func
tion会跟RTL不同）
想来想去都觉得不太可能...
希望有经验的人能回覆一下！！
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※ 编辑: eamansf96xs (101.12.145.203), 05/30/2019 01:17:08
1F：推 wildwolf: always@(a or b) if (en) c= a + b 05/30 21:45
2F：→ eamansf96xs: w大 现在大家不都打*代替（）里面了吗！ 05/30 21:52
3F：推 bakerly: 有，dc也是有bug的，前公司就曾被dc阴过。 05/30 21:55
4F：→ wildwolf: 如果你已经遵照良好的写作习惯来做事，那当然不会有问题 05/31 08:40
5F：→ wildwolf: 不然一般就是会举例 sensitivity list not complete 05/31 08:41
6F：→ wildwolf: procedure assignment 部分用 blocking,部分用 non-bloc 05/31 08:41
7F：→ wildwolf: king, 造成 race condition 问题, not full case 造成 05/31 08:42
8F：→ wildwolf: extra latch, cross clock domain 问题, syncrhous rese 05/31 08:43
9F：→ wildwolf: t 讯号 synthesis 软体辨识错误, 造成合成出来电路无法 05/31 08:43
10F：→ wildwolf: reset, ... 只要你整合的电路里面，有一个出问题就有问 05/31 08:44
11F：→ wildwolf: 题，你又不能保证所有的 code 都是你写的< 05/31 08:44
12F：→ wildwolf: 都有通过lint检查 05/31 08:44
13F：→ mmonkeyboyy: dc的bug是之前在转HDL standard 的问题 现在应该没了 05/31 08:46
14F：→ mmonkeyboyy: 吧orz :( 05/31 08:46
15F：→ eamansf96xs: 上了一课 感谢 05/31 09:52
16F：推 bakerly: dc的演算法一直有在更新，有改就可能会出问题，中弹的那 05/31 20:27
17F：→ bakerly: 个rtl code用前一版或後一版的dc合都不会错，唯独那版会 05/31 20:27
18F：→ bakerly: 错，自此之後公司就规定一定要作lec。 05/31 20:27