作者eamansf96xs (草爺)
看板Electronics
標題[問題] slave ip
時間Fri Jul 12 00:33:35 2019
想請問個問題 bus clk 如果跟 ip內部運算模組 clk不同
假設符合axi介面的slave ip
我可以在這 slave ip外加額外的clk當pin腳嗎？
如果敘述有問題還煩請糾正
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1F：→ eamansf96xs: 聽到是bus clk 等於 ip clk 僅有ˋ這樣設計07/12 00:34
2F：→ eamansf96xs: 因為多一根clk_ip很奇怪07/12 08:20
3F：推 kyo547896321: 在bus和slv間加上async bridge 然後slv和運算ip直接07/12 12:24
4F：→ kyo547896321: 走sync07/12 12:24
5F：→ eamansf96xs: kyo 意思是 一樣會有個 clkip. pin?07/12 15:42
6F：→ eamansf96xs: 我是走asic 不是走fpga.
※ 編輯: eamansf96xs (101.12.213.81 臺灣), 07/12/2019 18:19:13
7F：→ eamansf96xs: 應該說不我想問的是 bus clk 跟接在他上面的slave ip07/12 18:23
8F：→ eamansf96xs: 頻率會不一樣嗎？ 不一樣該怎麼處理07/12 18:23
9F：→ eamansf96xs: 是不是就和我說的 slave IP腳位除了bus腳位 還額外07/12 18:28
10F：→ eamansf96xs: 多出 clk_ip pin出來07/12 18:28
問題太easy 沒人想回答嗎@@
※ 編輯: eamansf96xs (101.12.213.81 臺灣), 07/13/2019 11:22:25
11F：→ eamansf96xs: 已解決 07/15 20:56