作者eamansf96xs (草爷)
看板Electronics
标题[问题] slave ip
时间Fri Jul 12 00:33:35 2019
想请问个问题 bus clk 如果跟 ip内部运算模组 clk不同
假设符合axi介面的slave ip
我可以在这 slave ip外加额外的clk当pin脚吗？
如果叙述有问题还烦请纠正
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1F：→ eamansf96xs: 听到是bus clk 等於 ip clk 仅有ˋ这样设计07/12 00:34
2F：→ eamansf96xs: 因为多一根clk_ip很奇怪07/12 08:20
3F：推 kyo547896321: 在bus和slv间加上async bridge 然後slv和运算ip直接07/12 12:24
4F：→ kyo547896321: 走sync07/12 12:24
5F：→ eamansf96xs: kyo 意思是 一样会有个 clkip. pin?07/12 15:42
6F：→ eamansf96xs: 我是走asic 不是走fpga.
※ 编辑: eamansf96xs (101.12.213.81 台湾), 07/12/2019 18:19:13
7F：→ eamansf96xs: 应该说不我想问的是 bus clk 跟接在他上面的slave ip07/12 18:23
8F：→ eamansf96xs: 频率会不一样吗？ 不一样该怎麽处理07/12 18:23
9F：→ eamansf96xs: 是不是就和我说的 slave IP脚位除了bus脚位 还额外07/12 18:28
10F：→ eamansf96xs: 多出 clk_ip pin出来07/12 18:28
问题太easy 没人想回答吗@@
※ 编辑: eamansf96xs (101.12.213.81 台湾), 07/13/2019 11:22:25
11F：→ eamansf96xs: 已解决 07/15 20:56