作者jqk147258369 (jqk147258369)
看板Electronics
標題[問題] setup time and hold time
時間Fri May 8 03:45:12 2020
各位版大好
小弟我對於timing violation有一個疑問
就是setup time 一定會大於hold time嗎?
我知道常理上是這樣，且許多書上也都這樣畫
但是卻沒有對這個多做解釋
有可能會有hold time > setup time 發生嗎？
因為某些關係被人嚴重糾正，希望可以解惑
手機排版請見諒
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1F：推 tkhan: setup檢查下一T, hold檢查當T，你說呢？.. 05/08 08:07
2F：→ wildwolf: google 一下 pulse latch，它的 hold time > setup time 05/08 09:07
3F：→ wildwolf: 一般 DFF， setup time > hold time requirement 05/08 09:08
4F：推 hank821017: 印象中hold來自clk skew，setup來自clk skew+jitter 05/08 19:03
5F：→ hank821017: ，這樣是不是就保證setup>=hold? (for regular DFF) 05/08 19:03
6F：→ hank821017: 啊~這樣好像只代表clk uncertainty對於setup造成的影 05/08 19:20
7F：→ hank821017: 響比較大，沒辦法說最終的setup>=hold 05/08 19:20
8F：→ smartbit: two different things 05/09 11:35
9F：推 exezx: 物理意義不同 不能直接比數字大小 05/11 20:46
10F：推 hallow: 一般都會把hold time設計的很小，甚至到負的都有，不然你 05/19 05:35
11F：→ hallow: 每一級至少要塞一個delay cell來避免timing violation， 05/19 05:35
12F：→ hallow: 但這樣做會浪費很多routing resource 05/19 05:35