作者jqk147258369 (jqk147258369)
看板Electronics
标题[问题] setup time and hold time
时间Fri May 8 03:45:12 2020
各位版大好
小弟我对於timing violation有一个疑问
就是setup time 一定会大於hold time吗?
我知道常理上是这样，且许多书上也都这样画
但是却没有对这个多做解释
有可能会有hold time > setup time 发生吗？
因为某些关系被人严重纠正，希望可以解惑
手机排版请见谅
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1F：推 tkhan: setup检查下一T, hold检查当T，你说呢？.. 05/08 08:07
2F：→ wildwolf: google 一下 pulse latch，它的 hold time > setup time 05/08 09:07
3F：→ wildwolf: 一般 DFF， setup time > hold time requirement 05/08 09:08
4F：推 hank821017: 印象中hold来自clk skew，setup来自clk skew+jitter 05/08 19:03
5F：→ hank821017: ，这样是不是就保证setup>=hold? (for regular DFF) 05/08 19:03
6F：→ hank821017: 啊~这样好像只代表clk uncertainty对於setup造成的影 05/08 19:20
7F：→ hank821017: 响比较大，没办法说最终的setup>=hold 05/08 19:20
8F：→ smartbit: two different things 05/09 11:35
9F：推 exezx: 物理意义不同 不能直接比数字大小 05/11 20:46
10F：推 hallow: 一般都会把hold time设计的很小，甚至到负的都有，不然你 05/19 05:35
11F：→ hallow: 每一级至少要塞一个delay cell来避免timing violation， 05/19 05:35
12F：→ hallow: 但这样做会浪费很多routing resource 05/19 05:35