作者gg15ffgg15ff (居居15投)
看板Electronics
標題[問題] 計組的問題
時間Fri Sep 16 04:33:44 2022
小弟熟人最近讀到計組
遇到一些問題跑來問我，但我忘光了，想請教大家
他問我說，考慮一個最簡單的single cycle cpu，沒有cache，而且直接接上bus去跟dram要
資料。
這時候cpu一定要有個bus的介面來發送記憶體存取要求及收取結果。那是不是說這個cpu裡
面要有個簡單的狀態機？
但是課本上從來都沒提過single cycle cpu會有狀態機，他擔心自己的猜測有問題，上網看
別人寫的cpu也沒看到狀態機
網路上的lab大多都直接假設一個cycle就能完成資料傳遞
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1F：推 Schottky: 不用 09/16 05:32
2F：推 suspect1: 你只的是單一週期有管線還是無管線？ 09/18 12:16
3F：→ suspect1: 兩種CPU都不需FSM 09/18 12:18
4F：推 suspect1: 指令簡單分為R-Type、Load/Store、Branch、Jump 09/18 12:24
5F：→ suspect1: 各種指命執行時間都不同。若是無管線又得fixed length 09/18 12:27
6F：→ suspect1: 則必須遷就時間最長的L/S 09/18 12:28
7F：→ suspect1: 當然你可以設計單一週期就能完成存取data的CPU 09/18 12:31
8F：→ suspect1: 但會有function unit無法重複被利用 09/18 12:33
9F：→ suspect1: 效率差....等問題。唯一優點是架構簡單 09/18 12:34
10F：→ admon: 指令分開成請求和收取就不需要cpu自己記狀態 09/18 12:38
11F：推 HenryLin123: 一個cycle完成不就送出去要求馬上收到了，那就執行下 09/18 15:37
12F：→ HenryLin123: 個指令了吧？ 09/18 15:37
13F：推 mmonkeyboyy: 你是要假設mem in/out都是馬上就有 09/21 13:18