作者gg15ffgg15ff (居居15投)
看板Electronics
标题[问题] 计组的问题
时间Fri Sep 16 04:33:44 2022
小弟熟人最近读到计组
遇到一些问题跑来问我，但我忘光了，想请教大家
他问我说，考虑一个最简单的single cycle cpu，没有cache，而且直接接上bus去跟dram要
资料。
这时候cpu一定要有个bus的介面来发送记忆体存取要求及收取结果。那是不是说这个cpu里
面要有个简单的状态机？
但是课本上从来都没提过single cycle cpu会有状态机，他担心自己的猜测有问题，上网看
别人写的cpu也没看到状态机
网路上的lab大多都直接假设一个cycle就能完成资料传递
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1F：推 Schottky: 不用 09/16 05:32
2F：推 suspect1: 你只的是单一周期有管线还是无管线？ 09/18 12:16
3F：→ suspect1: 两种CPU都不需FSM 09/18 12:18
4F：推 suspect1: 指令简单分为R-Type、Load/Store、Branch、Jump 09/18 12:24
5F：→ suspect1: 各种指命执行时间都不同。若是无管线又得fixed length 09/18 12:27
6F：→ suspect1: 则必须迁就时间最长的L/S 09/18 12:28
7F：→ suspect1: 当然你可以设计单一周期就能完成存取data的CPU 09/18 12:31
8F：→ suspect1: 但会有function unit无法重复被利用 09/18 12:33
9F：→ suspect1: 效率差....等问题。唯一优点是架构简单 09/18 12:34
10F：→ admon: 指令分开成请求和收取就不需要cpu自己记状态 09/18 12:38
11F：推 HenryLin123: 一个cycle完成不就送出去要求马上收到了，那就执行下 09/18 15:37
12F：→ HenryLin123: 个指令了吧？ 09/18 15:37
13F：推 mmonkeyboyy: 你是要假设mem in/out都是马上就有 09/21 13:18