作者yytseng (yytseng)
看板Engineer
標題[討論] IC設計自動化
時間Wed Jun 13 16:29:07 2018
大家聊聊你的公司如何搞設計流程吧?
我待的第一家公司，是仰賴"人"以及"經驗"，靠人操作EDA tool，當時幾乎都單機作業
SunOS，CAD人員就負責包裝小小Scripts，幾乎都是TCL 和 Perl，當時某位寫個一萬行
c程式就升主管了，整個流程人與人互動非常多，靠口語交接工作進度以及iterations，
工作中發生錯誤不斷，出包了就怪東怪西找罪人，找不到人就怪玄學，當時每次tape out
都要到金山街土地公廟拜拜求平安，記得當年還出過(不是我) input floating 的包，原
因是"客戶"喜歡用multi-drive 而不用MUX，然後從mem出來的接一串還搞什麼自己想像的
low power 把VDD關了，最後還叫我們賠錢....當然這是 2000年左右 DFT STA都是先進技
術的年代．
後來換了外商EDA公司，開始替台積電做 Reference Flow，總算有個參考版本，不過改
來改去脫離不了script, db, 以及不同tool之間無法溝通的問題，終究只是把某個工程師
的工作給他個公版參考． 做 Reference Flow 最大的困擾就是只能用自己家的，例如
Synopsys/Cadence 就不能用Calibre 驗證，而當年各家的tool都是互補的，S有
synthesis, C有LEC, M有Calibre 造成做出來的 Ref. Flow 缺東缺西，06-09之間一些
併購我想跟台積的drive也許有某些關聯，當然台灣唯一的EDA思源，老闆想退休也是退出
市場主因．
中間又歷經幾家公司，除了開始導入 SGE/LSF 以外，不覺得有什麼重大流程改進
現在的公司，近幾年開始推行"全自動"
使用 git 控制版本，project manager中央統籌library/ip/tool/flow
除了RTL寫code以外，之後跑synthesis,dft,apr,verif,bench,eco 全部自動，雖然各有
owner的工程師，但除非tool停下來或有錯誤需要debug以外，其他時間都交給機器，機器
做完了發個mail給你，你還沒收到信已經跑到下一棒去了，如果沒錯誤，或是design已經
freeze，全部都機器統包了
這和我之前在台廠的經驗差的有點大，台廠工程師耗了大量時間在解決每個人都遇到的
一樣問題，什麼調整synthesis timing constraints看QoR還要跑全程，而現在全部交給
自動化，還幫你ECO完成layout 到STA no violations.
我的疑問是，現在各家design house，是否還停留在我說的ref flow改來用的階段，還是
都已經自動化了? 歡迎各位分享你的經驗
--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 192.19.247.250
※ 文章網址: https://webptt.com/m.aspx?n=bbs/Engineer/M.1528878550.A.08F.html
1F：推 cosmm: apr也能輕鬆完成!? 06/13 17:29
2F：→ yytseng: 是的，只要給size，其他全自動，或top-down給constraints 06/13 17:36
3F：推 senjyu: 我在EDA工作，我的客戶還在script階段，但是APR可以one bu 06/13 19:51
4F：→ senjyu: tton run，是很穩定的design? 06/13 19:51
5F：→ yytseng: 是相似,用relative floorplan,增減幾個mem是可以的 06/13 20:11
6F：→ yytseng: 太複雜的第一版還是要工程師介入 06/13 20:12
7F：推 s880st: 分享給推！！ 06/13 21:22
8F：推 jimian: git好潮，我這邊是用CVS的XD 06/13 22:22
9F：推 childlike12: 第一段既視感好重... 06/13 22:34
10F：推 den7: 這麼厲害，推 06/13 22:35
11F：推 terry8: 推 06/13 23:17
12F：推 a866662: 推 06/14 01:18
13F：推 senjyu: 我想連大M還沒辦法走到這一步，design變數也多，re-data-i 06/14 01:19
14F：→ senjyu: n是常有的事。 06/14 01:19
15F：→ yytseng: 其實只是grid加py，我們沒專職CAD，都是全體一點一滴累積 06/14 07:14
16F：→ yytseng: 做出來的 06/14 07:14
17F：→ bmt891: 感覺各方塊不管類比或數位都完全IP化 才能有辦法這樣整 06/14 08:37
18F：→ yytseng: 這是一個方向，給大家向同事/老闆建議參考的方向 06/15 10:11
19F：→ yytseng: 慢慢累積我相信很多design都能提升不少效率 06/15 10:11
20F：→ yytseng: 最起碼自動跑STA/ECO 非常容易連結 06/15 10:12
21F：推 YUTIR: 可否透露一下是哪家公司啊XD 06/15 13:34
22F：→ YUTIR: 另外verif應該不是RTL functional驗證吧？ 是否也有DV team 06/15 13:37
23F：→ YUTIR: , 如果有的話想請教DE/DV人數比 06/15 13:37
24F：推 tentimes: Multi drive怎麼過synthesis 的啊 好奇 06/16 18:17
25F：推 cyshowen: 在台廠寫自動化還會被當作太閒，後來只好去外商了。 06/20 21:05
26F：→ ptta: 太扯了 我們在2001年的時候就做到早上netlist-in 全自動跑到 07/08 16:07
27F：→ ptta: 隔天給frot-end post-netlist, STA report.. 07/08 16:08
28F：推 DaHahn: 自動ECO? 這麼神 09/16 22:30