作者yytseng (yytseng)
看板Engineer
标题[讨论] IC设计自动化
时间Wed Jun 13 16:29:07 2018
大家聊聊你的公司如何搞设计流程吧?
我待的第一家公司，是仰赖"人"以及"经验"，靠人操作EDA tool，当时几乎都单机作业
SunOS，CAD人员就负责包装小小Scripts，几乎都是TCL 和 Perl，当时某位写个一万行
c程式就升主管了，整个流程人与人互动非常多，靠口语交接工作进度以及iterations，
工作中发生错误不断，出包了就怪东怪西找罪人，找不到人就怪玄学，当时每次tape out
都要到金山街土地公庙拜拜求平安，记得当年还出过(不是我) input floating 的包，原
因是"客户"喜欢用multi-drive 而不用MUX，然後从mem出来的接一串还搞什麽自己想像的
low power 把VDD关了，最後还叫我们赔钱....当然这是 2000年左右 DFT STA都是先进技
术的年代．
後来换了外商EDA公司，开始替台积电做 Reference Flow，总算有个参考版本，不过改
来改去脱离不了script, db, 以及不同tool之间无法沟通的问题，终究只是把某个工程师
的工作给他个公版参考． 做 Reference Flow 最大的困扰就是只能用自己家的，例如
Synopsys/Cadence 就不能用Calibre 验证，而当年各家的tool都是互补的，S有
synthesis, C有LEC, M有Calibre 造成做出来的 Ref. Flow 缺东缺西，06-09之间一些
并购我想跟台积的drive也许有某些关联，当然台湾唯一的EDA思源，老板想退休也是退出
市场主因．
中间又历经几家公司，除了开始导入 SGE/LSF 以外，不觉得有什麽重大流程改进
现在的公司，近几年开始推行"全自动"
使用 git 控制版本，project manager中央统筹library/ip/tool/flow
除了RTL写code以外，之後跑synthesis,dft,apr,verif,bench,eco 全部自动，虽然各有
owner的工程师，但除非tool停下来或有错误需要debug以外，其他时间都交给机器，机器
做完了发个mail给你，你还没收到信已经跑到下一棒去了，如果没错误，或是design已经
freeze，全部都机器统包了
这和我之前在台厂的经验差的有点大，台厂工程师耗了大量时间在解决每个人都遇到的
一样问题，什麽调整synthesis timing constraints看QoR还要跑全程，而现在全部交给
自动化，还帮你ECO完成layout 到STA no violations.
我的疑问是，现在各家design house，是否还停留在我说的ref flow改来用的阶段，还是
都已经自动化了? 欢迎各位分享你的经验
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1F：推 cosmm: apr也能轻松完成!? 06/13 17:29
2F：→ yytseng: 是的，只要给size，其他全自动，或top-down给constraints 06/13 17:36
3F：推 senjyu: 我在EDA工作，我的客户还在script阶段，但是APR可以one bu 06/13 19:51
4F：→ senjyu: tton run，是很稳定的design? 06/13 19:51
5F：→ yytseng: 是相似,用relative floorplan,增减几个mem是可以的 06/13 20:11
6F：→ yytseng: 太复杂的第一版还是要工程师介入 06/13 20:12
7F：推 s880st: 分享给推！！ 06/13 21:22
8F：推 jimian: git好潮，我这边是用CVS的XD 06/13 22:22
9F：推 childlike12: 第一段既视感好重... 06/13 22:34
10F：推 den7: 这麽厉害，推 06/13 22:35
11F：推 terry8: 推 06/13 23:17
12F：推 a866662: 推 06/14 01:18
13F：推 senjyu: 我想连大M还没办法走到这一步，design变数也多，re-data-i 06/14 01:19
14F：→ senjyu: n是常有的事。 06/14 01:19
15F：→ yytseng: 其实只是grid加py，我们没专职CAD，都是全体一点一滴累积 06/14 07:14
16F：→ yytseng: 做出来的 06/14 07:14
17F：→ bmt891: 感觉各方块不管类比或数位都完全IP化 才能有办法这样整 06/14 08:37
18F：→ yytseng: 这是一个方向，给大家向同事/老板建议参考的方向 06/15 10:11
19F：→ yytseng: 慢慢累积我相信很多design都能提升不少效率 06/15 10:11
20F：→ yytseng: 最起码自动跑STA/ECO 非常容易连结 06/15 10:12
21F：推 YUTIR: 可否透露一下是哪家公司啊XD 06/15 13:34
22F：→ YUTIR: 另外verif应该不是RTL functional验证吧？ 是否也有DV team 06/15 13:37
23F：→ YUTIR: , 如果有的话想请教DE/DV人数比 06/15 13:37
24F：推 tentimes: Multi drive怎麽过synthesis 的啊 好奇 06/16 18:17
25F：推 cyshowen: 在台厂写自动化还会被当作太闲，後来只好去外商了。 06/20 21:05
26F：→ ptta: 太扯了 我们在2001年的时候就做到早上netlist-in 全自动跑到 07/08 16:07
27F：→ ptta: 隔天给frot-end post-netlist, STA report.. 07/08 16:08
28F：推 DaHahn: 自动ECO? 这麽神 09/16 22:30